| enum | gem5::MipsISA::MiscRegIndex {
gem5::MipsISA::MISCREG_INDEX = 0,
gem5::MipsISA::MISCREG_MVP_CONTROL,
gem5::MipsISA::MISCREG_MVP_CONF0,
gem5::MipsISA::MISCREG_MVP_CONF1,
gem5::MipsISA::MISCREG_CP0_RANDOM = 8,
gem5::MipsISA::MISCREG_VPE_CONTROL,
gem5::MipsISA::MISCREG_VPE_CONF0,
gem5::MipsISA::MISCREG_VPE_CONF1,
gem5::MipsISA::MISCREG_YQMASK,
gem5::MipsISA::MISCREG_VPE_SCHEDULE,
gem5::MipsISA::MISCREG_VPE_SCHEFBACK,
gem5::MipsISA::MISCREG_VPE_OPT,
gem5::MipsISA::MISCREG_ENTRYLO0 = 16,
gem5::MipsISA::MISCREG_TC_STATUS,
gem5::MipsISA::MISCREG_TC_BIND,
gem5::MipsISA::MISCREG_TC_RESTART,
gem5::MipsISA::MISCREG_TC_HALT,
gem5::MipsISA::MISCREG_TC_CONTEXT,
gem5::MipsISA::MISCREG_TC_SCHEDULE,
gem5::MipsISA::MISCREG_TC_SCHEFBACK,
gem5::MipsISA::MISCREG_ENTRYLO1 = 24,
gem5::MipsISA::MISCREG_CONTEXT = 32,
gem5::MipsISA::MISCREG_CONTEXT_CONFIG,
gem5::MipsISA::MISCREG_PAGEMASK = 40,
gem5::MipsISA::MISCREG_PAGEGRAIN = 41,
gem5::MipsISA::MISCREG_WIRED = 48,
gem5::MipsISA::MISCREG_SRS_CONF0,
gem5::MipsISA::MISCREG_SRS_CONF1,
gem5::MipsISA::MISCREG_SRS_CONF2,
gem5::MipsISA::MISCREG_SRS_CONF3,
gem5::MipsISA::MISCREG_SRS_CONF4,
gem5::MipsISA::MISCREG_HWRENA = 56,
gem5::MipsISA::MISCREG_BADVADDR = 64,
gem5::MipsISA::MISCREG_COUNT = 72,
gem5::MipsISA::MISCREG_ENTRYHI = 80,
gem5::MipsISA::MISCREG_COMPARE = 88,
gem5::MipsISA::MISCREG_STATUS = 96,
gem5::MipsISA::MISCREG_INTCTL,
gem5::MipsISA::MISCREG_SRSCTL,
gem5::MipsISA::MISCREG_SRSMAP,
gem5::MipsISA::MISCREG_CAUSE = 104,
gem5::MipsISA::MISCREG_EPC = 112,
gem5::MipsISA::MISCREG_PRID = 120,
gem5::MipsISA::MISCREG_EBASE,
gem5::MipsISA::MISCREG_CONFIG = 128,
gem5::MipsISA::MISCREG_CONFIG1,
gem5::MipsISA::MISCREG_CONFIG2,
gem5::MipsISA::MISCREG_CONFIG3,
gem5::MipsISA::MISCREG_CONFIG4,
gem5::MipsISA::MISCREG_CONFIG5,
gem5::MipsISA::MISCREG_CONFIG6,
gem5::MipsISA::MISCREG_CONFIG7,
gem5::MipsISA::MISCREG_LLADDR = 136,
gem5::MipsISA::MISCREG_WATCHLO0 = 144,
gem5::MipsISA::MISCREG_WATCHLO1,
gem5::MipsISA::MISCREG_WATCHLO2,
gem5::MipsISA::MISCREG_WATCHLO3,
gem5::MipsISA::MISCREG_WATCHLO4,
gem5::MipsISA::MISCREG_WATCHLO5,
gem5::MipsISA::MISCREG_WATCHLO6,
gem5::MipsISA::MISCREG_WATCHLO7,
gem5::MipsISA::MISCREG_WATCHHI0 = 152,
gem5::MipsISA::MISCREG_WATCHHI1,
gem5::MipsISA::MISCREG_WATCHHI2,
gem5::MipsISA::MISCREG_WATCHHI3,
gem5::MipsISA::MISCREG_WATCHHI4,
gem5::MipsISA::MISCREG_WATCHHI5,
gem5::MipsISA::MISCREG_WATCHHI6,
gem5::MipsISA::MISCREG_WATCHHI7,
gem5::MipsISA::MISCREG_XCCONTEXT64 = 160,
gem5::MipsISA::MISCREG_DEBUG = 184,
gem5::MipsISA::MISCREG_TRACE_CONTROL1,
gem5::MipsISA::MISCREG_TRACE_CONTROL2,
gem5::MipsISA::MISCREG_USER_TRACE_DATA,
gem5::MipsISA::MISCREG_TRACE_BPC,
gem5::MipsISA::MISCREG_DEPC = 192,
gem5::MipsISA::MISCREG_PERFCNT0 = 200,
gem5::MipsISA::MISCREG_PERFCNT1,
gem5::MipsISA::MISCREG_PERFCNT2,
gem5::MipsISA::MISCREG_PERFCNT3,
gem5::MipsISA::MISCREG_PERFCNT4,
gem5::MipsISA::MISCREG_PERFCNT5,
gem5::MipsISA::MISCREG_PERFCNT6,
gem5::MipsISA::MISCREG_PERFCNT7,
gem5::MipsISA::MISCREG_ERRCTL = 208,
gem5::MipsISA::MISCREG_CACHEERR0 = 216,
gem5::MipsISA::MISCREG_CACHEERR1,
gem5::MipsISA::MISCREG_CACHEERR2,
gem5::MipsISA::MISCREG_CACHEERR3,
gem5::MipsISA::MISCREG_TAGLO0 = 224,
gem5::MipsISA::MISCREG_DATALO1,
gem5::MipsISA::MISCREG_TAGLO2,
gem5::MipsISA::MISCREG_DATALO3,
gem5::MipsISA::MISCREG_TAGLO4,
gem5::MipsISA::MISCREG_DATALO5,
gem5::MipsISA::MISCREG_TAGLO6,
gem5::MipsISA::MISCREG_DATALO7,
gem5::MipsISA::MISCREG_TAGHI0 = 232,
gem5::MipsISA::MISCREG_DATAHI1,
gem5::MipsISA::MISCREG_TAGHI2,
gem5::MipsISA::MISCREG_DATAHI3,
gem5::MipsISA::MISCREG_TAGHI4,
gem5::MipsISA::MISCREG_DATAHI5,
gem5::MipsISA::MISCREG_TAGHI6,
gem5::MipsISA::MISCREG_DATAHI7,
gem5::MipsISA::MISCREG_ERROR_EPC = 240,
gem5::MipsISA::MISCREG_DESAVE = 248,
gem5::MipsISA::MISCREG_LLFLAG = 257,
gem5::MipsISA::MISCREG_TP_VALUE,
gem5::MipsISA::MISCREG_NUMREGS
} |
