misc.hh File Reference

#include "cpu/reg_class.hh"
#include "debug/MiscRegs.hh"

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Namespaces
	gem5
	Reference material can be found at the JEDEC website: UFS standard http://www.jedec.org/standards-documents/results/jesd220 UFS HCI specification http://www.jedec.org/standards-documents/results/jesd223.
	gem5::MipsISA
	gem5::MipsISA::misc_reg

Enumerations
enum	: RegIndex {   gem5::MipsISA::misc_reg::Index = 0, gem5::MipsISA::misc_reg::MvpControl, gem5::MipsISA::misc_reg::MvpConf0, gem5::MipsISA::misc_reg::MvpConf1,   gem5::MipsISA::misc_reg::Cp0Random = 8, gem5::MipsISA::misc_reg::VpeControl, gem5::MipsISA::misc_reg::VpeConf0, gem5::MipsISA::misc_reg::VpeConf1,   gem5::MipsISA::misc_reg::Yqmask, gem5::MipsISA::misc_reg::VpeSchedule, gem5::MipsISA::misc_reg::VpeSchefback, gem5::MipsISA::misc_reg::VpeOpt,   gem5::MipsISA::misc_reg::Entrylo0 = 16, gem5::MipsISA::misc_reg::TcStatus, gem5::MipsISA::misc_reg::TcBind, gem5::MipsISA::misc_reg::TcRestart,   gem5::MipsISA::misc_reg::TcHalt, gem5::MipsISA::misc_reg::TcContext, gem5::MipsISA::misc_reg::TcSchedule, gem5::MipsISA::misc_reg::TcSchefback,   gem5::MipsISA::misc_reg::Entrylo1 = 24, gem5::MipsISA::misc_reg::Context = 32, gem5::MipsISA::misc_reg::ContextConfig, gem5::MipsISA::misc_reg::Pagemask = 40,   gem5::MipsISA::misc_reg::Pagegrain = 41, gem5::MipsISA::misc_reg::Wired = 48, gem5::MipsISA::misc_reg::SrsConf0, gem5::MipsISA::misc_reg::SrsConf1,   gem5::MipsISA::misc_reg::SrsConf2, gem5::MipsISA::misc_reg::SrsConf3, gem5::MipsISA::misc_reg::SrsConf4, gem5::MipsISA::misc_reg::Hwrena = 56,   gem5::MipsISA::misc_reg::Badvaddr = 64, gem5::MipsISA::misc_reg::Count = 72, gem5::MipsISA::misc_reg::Entryhi = 80, gem5::MipsISA::misc_reg::Compare = 88,   gem5::MipsISA::misc_reg::Status = 96, gem5::MipsISA::misc_reg::Intctl, gem5::MipsISA::misc_reg::Srsctl, gem5::MipsISA::misc_reg::Srsmap,   gem5::MipsISA::misc_reg::Cause = 104, gem5::MipsISA::misc_reg::Epc = 112, gem5::MipsISA::misc_reg::Prid = 120, gem5::MipsISA::misc_reg::Ebase,   gem5::MipsISA::misc_reg::Config = 128, gem5::MipsISA::misc_reg::Config1, gem5::MipsISA::misc_reg::Config2, gem5::MipsISA::misc_reg::Config3,   gem5::MipsISA::misc_reg::Config4, gem5::MipsISA::misc_reg::Config5, gem5::MipsISA::misc_reg::Config6, gem5::MipsISA::misc_reg::Config7,   gem5::MipsISA::misc_reg::Lladdr = 136, gem5::MipsISA::misc_reg::Watchlo0 = 144, gem5::MipsISA::misc_reg::Watchlo1, gem5::MipsISA::misc_reg::Watchlo2,   gem5::MipsISA::misc_reg::Watchlo3, gem5::MipsISA::misc_reg::Watchlo4, gem5::MipsISA::misc_reg::Watchlo5, gem5::MipsISA::misc_reg::Watchlo6,   gem5::MipsISA::misc_reg::Watchlo7, gem5::MipsISA::misc_reg::Watchhi0 = 152, gem5::MipsISA::misc_reg::Watchhi1, gem5::MipsISA::misc_reg::Watchhi2,   gem5::MipsISA::misc_reg::Watchhi3, gem5::MipsISA::misc_reg::Watchhi4, gem5::MipsISA::misc_reg::Watchhi5, gem5::MipsISA::misc_reg::Watchhi6,   gem5::MipsISA::misc_reg::Watchhi7, gem5::MipsISA::misc_reg::Xccontext64 = 160, gem5::MipsISA::misc_reg::Debug = 184, gem5::MipsISA::misc_reg::TraceControl1,   gem5::MipsISA::misc_reg::TraceControl2, gem5::MipsISA::misc_reg::UserTraceData, gem5::MipsISA::misc_reg::TraceBpc, gem5::MipsISA::misc_reg::Depc = 192,   gem5::MipsISA::misc_reg::Perfcnt0 = 200, gem5::MipsISA::misc_reg::Perfcnt1, gem5::MipsISA::misc_reg::Perfcnt2, gem5::MipsISA::misc_reg::Perfcnt3,   gem5::MipsISA::misc_reg::Perfcnt4, gem5::MipsISA::misc_reg::Perfcnt5, gem5::MipsISA::misc_reg::Perfcnt6, gem5::MipsISA::misc_reg::Perfcnt7,   gem5::MipsISA::misc_reg::Errctl = 208, gem5::MipsISA::misc_reg::Cacheerr0 = 216, gem5::MipsISA::misc_reg::Cacheerr1, gem5::MipsISA::misc_reg::Cacheerr2,   gem5::MipsISA::misc_reg::Cacheerr3, gem5::MipsISA::misc_reg::Taglo0 = 224, gem5::MipsISA::misc_reg::Datalo1, gem5::MipsISA::misc_reg::Taglo2,   gem5::MipsISA::misc_reg::Datalo3, gem5::MipsISA::misc_reg::Taglo4, gem5::MipsISA::misc_reg::Datalo5, gem5::MipsISA::misc_reg::Taglo6,   gem5::MipsISA::misc_reg::Datalo7, gem5::MipsISA::misc_reg::Taghi0 = 232, gem5::MipsISA::misc_reg::Datahi1, gem5::MipsISA::misc_reg::Taghi2,   gem5::MipsISA::misc_reg::Datahi3, gem5::MipsISA::misc_reg::Taghi4, gem5::MipsISA::misc_reg::Datahi5, gem5::MipsISA::misc_reg::Taghi6,   gem5::MipsISA::misc_reg::Datahi7, gem5::MipsISA::misc_reg::ErrorEpc = 240, gem5::MipsISA::misc_reg::Desave = 248, gem5::MipsISA::misc_reg::Llflag = 257,   gem5::MipsISA::misc_reg::TpValue, gem5::MipsISA::misc_reg::NumRegs }

Functions
constexpr RegClass	gem5::MipsISA::miscRegClass (MiscRegClass, MiscRegClassName, misc_reg::NumRegs, debug::MiscRegs)