faults.hh File Reference

#include <string>
#include "arch/riscv/isa.hh"
#include "arch/riscv/registers.hh"
#include "cpu/thread_context.hh"
#include "sim/faults.hh"

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Classes
class	RiscvISA::RiscvFault
class	RiscvISA::Reset
class	RiscvISA::InterruptFault
class	RiscvISA::InstFault
class	RiscvISA::UnknownInstFault
class	RiscvISA::IllegalInstFault
class	RiscvISA::UnimplementedFault
class	RiscvISA::IllegalFrmFault
class	RiscvISA::AddressFault
class	RiscvISA::BreakpointFault
class	RiscvISA::SyscallFault

Namespaces
	RiscvISA

Enumerations
enum	RiscvISA::FloatException : uint64_t {   RiscvISA::FloatInexact = 0x1, RiscvISA::FloatUnderflow = 0x2, RiscvISA::FloatOverflow = 0x4, RiscvISA::FloatDivZero = 0x8,   RiscvISA::FloatInvalid = 0x10 }
enum	RiscvISA::ExceptionCode : uint64_t {   RiscvISA::INST_ADDR_MISALIGNED = 0, RiscvISA::INST_ACCESS = 1, RiscvISA::INST_ILLEGAL = 2, RiscvISA::BREAKPOINT = 3,   RiscvISA::LOAD_ADDR_MISALIGNED = 4, RiscvISA::LOAD_ACCESS = 5, RiscvISA::STORE_ADDR_MISALIGNED = 6, RiscvISA::AMO_ADDR_MISALIGNED = 6,   RiscvISA::STORE_ACCESS = 7, RiscvISA::AMO_ACCESS = 7, RiscvISA::ECALL_USER = 8, RiscvISA::ECALL_SUPER = 9,   RiscvISA::ECALL_MACHINE = 11, RiscvISA::INST_PAGE = 12, RiscvISA::LOAD_PAGE = 13, RiscvISA::STORE_PAGE = 15,   RiscvISA::AMO_PAGE = 15, RiscvISA::INT_SOFTWARE_USER = 0, RiscvISA::INT_SOFTWARE_SUPER = 1, RiscvISA::INT_SOFTWARE_MACHINE = 3,   RiscvISA::INT_TIMER_USER = 4, RiscvISA::INT_TIMER_SUPER = 5, RiscvISA::INT_TIMER_MACHINE = 7, RiscvISA::INT_EXT_USER = 8,   RiscvISA::INT_EXT_SUPER = 9, RiscvISA::INT_EXT_MACHINE = 11, RiscvISA::NumInterruptTypes }