gem5
v20.1.0.0
|
#include "base/logging.hh"
#include "base/trie.hh"
#include "base/types.hh"
#include "sim/serialize.hh"
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Classes | |
struct | RiscvISA::TlbEntry |
Namespaces | |
RiscvISA | |
Typedefs | |
typedef Trie< Addr, TlbEntry > | RiscvISA::TlbEntryTrie |
Functions | |
RiscvISA::BitUnion64 (SATP) Bitfield< 63 | |
RiscvISA::EndBitUnion (SATP) enum AddrXlateMode | |
RiscvISA::BitUnion64 (PTESv39) Bitfield< 53 | |
RiscvISA::EndBitUnion (PTESv39) struct TlbEntry | |
Variables | |
RiscvISA::mode | |
Bitfield< 59, 44 > | RiscvISA::asid |
Bitfield< 43, 0 > | RiscvISA::ppn |
const Addr | RiscvISA::VADDR_BITS = 39 |
const Addr | RiscvISA::LEVEL_BITS = 9 |
const Addr | RiscvISA::LEVEL_MASK = (1 << LEVEL_BITS) - 1 |
Bitfield< 53, 28 > | RiscvISA::ppn2 |
Bitfield< 27, 19 > | RiscvISA::ppn1 |
Bitfield< 18, 10 > | RiscvISA::ppn0 |
Bitfield< 7 > | RiscvISA::d |
Bitfield< 6 > | RiscvISA::a |
Bitfield< 5 > | RiscvISA::g |
Bitfield< 4 > | RiscvISA::u |
Bitfield< 3, 1 > | RiscvISA::perm |
Bitfield< 3 > | RiscvISA::x |
Bitfield< 2 > | RiscvISA::w |
Bitfield< 1 > | RiscvISA::r |
Bitfield< 0 > | RiscvISA::v |