misc.hh File Reference

#include "base/bitunion.hh"
#include "base/types.hh"
#include "cpu/reg_class.hh"
#include "debug/MiscRegs.hh"

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Namespaces
	gem5
	Reference material can be found at the JEDEC website: UFS standard http://www.jedec.org/standards-documents/results/jesd220 UFS HCI specification http://www.jedec.org/standards-documents/results/jesd223.
	gem5::SparcISA

Enumerations
enum	gem5::SparcISA::MiscRegIndex {   gem5::SparcISA::MISCREG_ASI, gem5::SparcISA::MISCREG_TICK, gem5::SparcISA::MISCREG_FPRS, gem5::SparcISA::MISCREG_PCR,   gem5::SparcISA::MISCREG_PIC, gem5::SparcISA::MISCREG_GSR, gem5::SparcISA::MISCREG_SOFTINT_SET, gem5::SparcISA::MISCREG_SOFTINT_CLR,   gem5::SparcISA::MISCREG_SOFTINT, gem5::SparcISA::MISCREG_TICK_CMPR, gem5::SparcISA::MISCREG_STICK, gem5::SparcISA::MISCREG_STICK_CMPR,   gem5::SparcISA::MISCREG_TPC, gem5::SparcISA::MISCREG_TNPC, gem5::SparcISA::MISCREG_TSTATE, gem5::SparcISA::MISCREG_TT,   gem5::SparcISA::MISCREG_PRIVTICK, gem5::SparcISA::MISCREG_TBA, gem5::SparcISA::MISCREG_PSTATE, gem5::SparcISA::MISCREG_TL,   gem5::SparcISA::MISCREG_PIL, gem5::SparcISA::MISCREG_CWP, gem5::SparcISA::MISCREG_GL, gem5::SparcISA::MISCREG_HPSTATE,   gem5::SparcISA::MISCREG_HTSTATE, gem5::SparcISA::MISCREG_HINTP, gem5::SparcISA::MISCREG_HTBA, gem5::SparcISA::MISCREG_HVER,   gem5::SparcISA::MISCREG_STRAND_STS_REG, gem5::SparcISA::MISCREG_HSTICK_CMPR, gem5::SparcISA::MISCREG_FSR, gem5::SparcISA::MISCREG_MMU_P_CONTEXT,   gem5::SparcISA::MISCREG_MMU_S_CONTEXT, gem5::SparcISA::MISCREG_MMU_PART_ID, gem5::SparcISA::MISCREG_MMU_LSU_CTRL, gem5::SparcISA::MISCREG_SCRATCHPAD_R0,   gem5::SparcISA::MISCREG_SCRATCHPAD_R1, gem5::SparcISA::MISCREG_SCRATCHPAD_R2, gem5::SparcISA::MISCREG_SCRATCHPAD_R3, gem5::SparcISA::MISCREG_SCRATCHPAD_R4,   gem5::SparcISA::MISCREG_SCRATCHPAD_R5, gem5::SparcISA::MISCREG_SCRATCHPAD_R6, gem5::SparcISA::MISCREG_SCRATCHPAD_R7, gem5::SparcISA::MISCREG_QUEUE_CPU_MONDO_HEAD,   gem5::SparcISA::MISCREG_QUEUE_CPU_MONDO_TAIL, gem5::SparcISA::MISCREG_QUEUE_DEV_MONDO_HEAD, gem5::SparcISA::MISCREG_QUEUE_DEV_MONDO_TAIL, gem5::SparcISA::MISCREG_QUEUE_RES_ERROR_HEAD,   gem5::SparcISA::MISCREG_QUEUE_RES_ERROR_TAIL, gem5::SparcISA::MISCREG_QUEUE_NRES_ERROR_HEAD, gem5::SparcISA::MISCREG_QUEUE_NRES_ERROR_TAIL, gem5::SparcISA::MISCREG_TLB_DATA,   gem5::SparcISA::MISCREG_NUMMISCREGS }

Functions
	gem5::SparcISA::BitUnion64 (HPSTATE) Bitfield< 0 > tlz
	gem5::SparcISA::EndBitUnion (HPSTATE) BitUnion16(PSTATE) Bitfield< 1 > ie
	gem5::SparcISA::EndBitUnion (PSTATE) BitUnion8(CCR) SubBitUnion(xcc
	gem5::SparcISA::EndSubBitUnion (xcc) SubBitUnion(icc
	gem5::SparcISA::EndSubBitUnion (icc) EndBitUnion(CCR) struct STS
constexpr RegClass	gem5::SparcISA::miscRegClass (MiscRegClass, MiscRegClassName, NumMiscRegs, debug::MiscRegs)

Variables
Bitfield< 2 >	gem5::SparcISA::hpriv
Bitfield< 5 >	gem5::SparcISA::red
Bitfield< 10 >	gem5::SparcISA::ibe
Bitfield< 11 >	gem5::SparcISA::id
Bitfield< 2 >	gem5::SparcISA::priv
Bitfield< 3 >	gem5::SparcISA::am
Bitfield< 4 >	gem5::SparcISA::pef
Bitfield< 7, 6 >	gem5::SparcISA::mm
Bitfield< 8 >	gem5::SparcISA::tle
Bitfield< 9 >	gem5::SparcISA::cle
Bitfield< 10 >	gem5::SparcISA::pid0
Bitfield< 11 >	gem5::SparcISA::pid1
Bitfield< 7 >	gem5::SparcISA::n
Bitfield< 6 >	gem5::SparcISA::z
Bitfield< 5 >	gem5::SparcISA::v
Bitfield< 4 >	gem5::SparcISA::c
const int	gem5::SparcISA::NumMiscRegs = MISCREG_NUMMISCREGS