float.hh File Reference

#include <cstdint>
#include "cpu/reg_class.hh"
#include "debug/FloatRegs.hh"

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Namespaces
	gem5
	Reference material can be found at the JEDEC website: UFS standard http://www.jedec.org/standards-documents/results/jesd220 UFS HCI specification http://www.jedec.org/standards-documents/results/jesd223.
	gem5::MipsISA
	gem5::MipsISA::float_reg

Enumerations
enum	: RegIndex {   gem5::MipsISA::float_reg::_F0Idx, gem5::MipsISA::float_reg::_F1Idx, gem5::MipsISA::float_reg::_F2Idx, gem5::MipsISA::float_reg::_F3Idx,   gem5::MipsISA::float_reg::_F4Idx, gem5::MipsISA::float_reg::_F5Idx, gem5::MipsISA::float_reg::_F6Idx, gem5::MipsISA::float_reg::_F7Idx,   gem5::MipsISA::float_reg::_F8Idx, gem5::MipsISA::float_reg::_F9Idx, gem5::MipsISA::float_reg::_F10Idx, gem5::MipsISA::float_reg::_F11Idx,   gem5::MipsISA::float_reg::_F12Idx, gem5::MipsISA::float_reg::_F13Idx, gem5::MipsISA::float_reg::_F14Idx, gem5::MipsISA::float_reg::_F15Idx,   gem5::MipsISA::float_reg::_F16Idx, gem5::MipsISA::float_reg::_F17Idx, gem5::MipsISA::float_reg::_F18Idx, gem5::MipsISA::float_reg::_F19Idx,   gem5::MipsISA::float_reg::_F20Idx, gem5::MipsISA::float_reg::_F21Idx, gem5::MipsISA::float_reg::_F22Idx, gem5::MipsISA::float_reg::_F23Idx,   gem5::MipsISA::float_reg::_F24Idx, gem5::MipsISA::float_reg::_F25Idx, gem5::MipsISA::float_reg::_F26Idx, gem5::MipsISA::float_reg::_F27Idx,   gem5::MipsISA::float_reg::_F28Idx, gem5::MipsISA::float_reg::_F29Idx, gem5::MipsISA::float_reg::_F30Idx, gem5::MipsISA::float_reg::_F31Idx,   gem5::MipsISA::float_reg::NumArchRegs, gem5::MipsISA::float_reg::_FirIdx = NumArchRegs, gem5::MipsISA::float_reg::_FccrIdx, gem5::MipsISA::float_reg::_FexrIdx,   gem5::MipsISA::float_reg::_FenrIdx, gem5::MipsISA::float_reg::_FcsrIdx, gem5::MipsISA::float_reg::NumRegs }
enum	gem5::MipsISA::FCSRBits {   gem5::MipsISA::Inexact = 1, gem5::MipsISA::Underflow, gem5::MipsISA::Overflow, gem5::MipsISA::DivideByZero,   gem5::MipsISA::Invalid, gem5::MipsISA::Unimplemented }
enum	gem5::MipsISA::FCSRFields { gem5::MipsISA::Flag_Field = 1, gem5::MipsISA::Enable_Field = 6, gem5::MipsISA::Cause_Field = 11 }

Functions
constexpr RegClass	gem5::MipsISA::floatRegClass (FloatRegClass, FloatRegClassName, float_reg::NumRegs, debug::FloatRegs)

Variables
constexpr RegId	gem5::MipsISA::float_reg::F0 = floatRegClass[_F0Idx]
constexpr RegId	gem5::MipsISA::float_reg::F1 = floatRegClass[_F1Idx]
constexpr RegId	gem5::MipsISA::float_reg::F2 = floatRegClass[_F2Idx]
constexpr RegId	gem5::MipsISA::float_reg::F3 = floatRegClass[_F3Idx]
constexpr RegId	gem5::MipsISA::float_reg::F4 = floatRegClass[_F4Idx]
constexpr RegId	gem5::MipsISA::float_reg::F5 = floatRegClass[_F5Idx]
constexpr RegId	gem5::MipsISA::float_reg::F6 = floatRegClass[_F6Idx]
constexpr RegId	gem5::MipsISA::float_reg::F7 = floatRegClass[_F7Idx]
constexpr RegId	gem5::MipsISA::float_reg::F8 = floatRegClass[_F8Idx]
constexpr RegId	gem5::MipsISA::float_reg::F9 = floatRegClass[_F9Idx]
constexpr RegId	gem5::MipsISA::float_reg::F10 = floatRegClass[_F10Idx]
constexpr RegId	gem5::MipsISA::float_reg::F11 = floatRegClass[_F11Idx]
constexpr RegId	gem5::MipsISA::float_reg::F12 = floatRegClass[_F12Idx]
constexpr RegId	gem5::MipsISA::float_reg::F13 = floatRegClass[_F13Idx]
constexpr RegId	gem5::MipsISA::float_reg::F14 = floatRegClass[_F14Idx]
constexpr RegId	gem5::MipsISA::float_reg::F15 = floatRegClass[_F15Idx]
constexpr RegId	gem5::MipsISA::float_reg::F16 = floatRegClass[_F16Idx]
constexpr RegId	gem5::MipsISA::float_reg::F17 = floatRegClass[_F17Idx]
constexpr RegId	gem5::MipsISA::float_reg::F18 = floatRegClass[_F18Idx]
constexpr RegId	gem5::MipsISA::float_reg::F19 = floatRegClass[_F19Idx]
constexpr RegId	gem5::MipsISA::float_reg::F20 = floatRegClass[_F20Idx]
constexpr RegId	gem5::MipsISA::float_reg::F21 = floatRegClass[_F21Idx]
constexpr RegId	gem5::MipsISA::float_reg::F22 = floatRegClass[_F22Idx]
constexpr RegId	gem5::MipsISA::float_reg::F23 = floatRegClass[_F23Idx]
constexpr RegId	gem5::MipsISA::float_reg::F24 = floatRegClass[_F24Idx]
constexpr RegId	gem5::MipsISA::float_reg::F25 = floatRegClass[_F25Idx]
constexpr RegId	gem5::MipsISA::float_reg::F26 = floatRegClass[_F26Idx]
constexpr RegId	gem5::MipsISA::float_reg::F27 = floatRegClass[_F27Idx]
constexpr RegId	gem5::MipsISA::float_reg::F28 = floatRegClass[_F28Idx]
constexpr RegId	gem5::MipsISA::float_reg::F29 = floatRegClass[_F29Idx]
constexpr RegId	gem5::MipsISA::float_reg::F30 = floatRegClass[_F30Idx]
constexpr RegId	gem5::MipsISA::float_reg::F31 = floatRegClass[_F31Idx]
constexpr RegId	gem5::MipsISA::float_reg::Fir = floatRegClass[_FirIdx]
constexpr RegId	gem5::MipsISA::float_reg::Fccr = floatRegClass[_FccrIdx]
constexpr RegId	gem5::MipsISA::float_reg::Fexr = floatRegClass[_FexrIdx]
constexpr RegId	gem5::MipsISA::float_reg::Fenr = floatRegClass[_FenrIdx]
constexpr RegId	gem5::MipsISA::float_reg::Fcsr = floatRegClass[_FcsrIdx]
const uint32_t	gem5::MipsISA::MIPS32_QNAN = 0x7fbfffff
const uint64_t	gem5::MipsISA::MIPS64_QNAN = 0x7ff7ffffffffffffULL