Here is a list of all macros with links to the files they belong to:

- m -

• M5_ALIGNED : compiler.hh
• M5_ATTR_PACKED : compiler.hh
• M5_CLASS_VAR_USED : compiler.hh
• M5_FALLTHROUGH : compiler.hh
• M5_FOR_EACH_IN_PACK : compiler.hh
• M5_LIKELY : compiler.hh
• M5_LOCAL : compiler.hh
• M5_NO_INLINE : compiler.hh
• M5_NODISCARD : compiler.hh
• M5_PUBLIC : compiler.hh
• M5_UNLIKELY : compiler.hh
• M5_UNREACHABLE : compiler.hh
• M5_VAR_USED : compiler.hh
• M5_WEAK : compiler.hh
• MAX : FaultModel.cc
• MAX_ACTIVE_QUEUES : hw_scheduler.hh
• MAX_ALLOWED_AW_BUFF_SIZE : kfd_ioctl.h
• MAX_ALLOWED_NUM_POINTS : kfd_ioctl.h
• MAX_ALLOWED_WAC_BUFF_SIZE : kfd_ioctl.h
• MAX_BUFFERS_per_VC : FaultModel.hh
• MAX_DMA_SIZE : ide_disk.hh
• MAX_MULTSECT : ide_disk.hh
• MAX_PF_INFLIGHT : RubyPrefetcher.hh
• MAX_SINGLE_DMA_SIZE : ide_disk.hh
• MAX_VCs : FaultModel.hh
• MAXBUFLEN : global.h
• MEM_SIZE : cycle_model.h
• MI100_FB_LOCATION_BASE : amdgpu_vm.hh
• MI100_FB_LOCATION_TOP : amdgpu_vm.hh
• MI100_INV_ENG17_ACK1 : amdgpu_nbio.hh
• MI100_INV_ENG17_ACK2 : amdgpu_nbio.hh
• MI100_INV_ENG17_ACK3 : amdgpu_nbio.hh
• MI100_INV_ENG17_SEM1 : amdgpu_nbio.hh
• MI100_INV_ENG17_SEM2 : amdgpu_nbio.hh
• MI100_INV_ENG17_SEM3 : amdgpu_nbio.hh
• MI100_MEM_SIZE_REG : amdgpu_vm.hh
• MI200_FB_LOCATION_BASE : amdgpu_vm.hh
• MI200_FB_LOCATION_TOP : amdgpu_vm.hh
• MI200_INV_ENG17_ACK1 : amdgpu_nbio.hh
• MI200_INV_ENG17_ACK2 : amdgpu_nbio.hh
• MI200_INV_ENG17_SEM1 : amdgpu_nbio.hh
• MI200_INV_ENG17_SEM2 : amdgpu_nbio.hh
• MI200_MEM_SIZE_REG : amdgpu_vm.hh
• MII_FIFO_SIZE : io_controller.h
• MII_FRAME_SIZE : io_controller1.h
• MIPS_ACCESS_VERSION : access.h
• mmCP_HQD_ACTIVE : pm4_mmio.hh
• mmCP_HQD_IB_CONTROL : pm4_mmio.hh
• mmCP_HQD_PQ_BASE : pm4_mmio.hh
• mmCP_HQD_PQ_BASE_HI : pm4_mmio.hh
• mmCP_HQD_PQ_CONTROL : pm4_mmio.hh
• mmCP_HQD_PQ_DOORBELL_CONTROL : pm4_mmio.hh
• mmCP_HQD_PQ_RPTR : pm4_mmio.hh
• mmCP_HQD_PQ_RPTR_REPORT_ADDR : pm4_mmio.hh
• mmCP_HQD_PQ_RPTR_REPORT_ADDR_HI : pm4_mmio.hh
• mmCP_HQD_PQ_WPTR_HI : pm4_mmio.hh
• mmCP_HQD_PQ_WPTR_LO : pm4_mmio.hh
• mmCP_HQD_PQ_WPTR_POLL_ADDR : pm4_mmio.hh
• mmCP_HQD_PQ_WPTR_POLL_ADDR_HI : pm4_mmio.hh
• mmCP_HQD_VMID : pm4_mmio.hh
• mmCP_RB0_BASE : pm4_mmio.hh
• mmCP_RB0_BASE_HI : pm4_mmio.hh
• mmCP_RB0_CNTL : pm4_mmio.hh
• mmCP_RB0_RPTR_ADDR : pm4_mmio.hh
• mmCP_RB0_RPTR_ADDR_HI : pm4_mmio.hh
• mmCP_RB0_WPTR : pm4_mmio.hh
• mmCP_RB0_WPTR_HI : pm4_mmio.hh
• mmCP_RB_DOORBELL_CONTROL : pm4_mmio.hh
• mmCP_RB_DOORBELL_RANGE_LOWER : pm4_mmio.hh
• mmCP_RB_DOORBELL_RANGE_UPPER : pm4_mmio.hh
• mmCP_RB_VMID : pm4_mmio.hh
• mmCP_RB_WPTR_POLL_ADDR_HI : pm4_mmio.hh
• mmCP_RB_WPTR_POLL_ADDR_LO : pm4_mmio.hh
• mmIH_DOORBELL_RPTR : ih_mmio.hh
• mmIH_RB_BASE : ih_mmio.hh
• mmIH_RB_BASE_HI : ih_mmio.hh
• mmIH_RB_CNTL : ih_mmio.hh
• mmIH_RB_RPTR : ih_mmio.hh
• mmIH_RB_WPTR : ih_mmio.hh
• mmIH_RB_WPTR_ADDR_HI : ih_mmio.hh
• mmIH_RB_WPTR_ADDR_LO : ih_mmio.hh
• mmMC_VM_AGP_BASE : amdgpu_vm.hh
• mmMC_VM_AGP_BOT : amdgpu_vm.hh
• mmMC_VM_AGP_TOP : amdgpu_vm.hh
• mmMC_VM_FB_LOCATION_BASE : amdgpu_vm.hh
• mmMC_VM_FB_LOCATION_TOP : amdgpu_vm.hh
• mmMC_VM_FB_OFFSET : amdgpu_vm.hh
• mmMC_VM_SYSTEM_APERTURE_HIGH_ADDR : amdgpu_vm.hh
• mmMC_VM_SYSTEM_APERTURE_LOW_ADDR : amdgpu_vm.hh
• mmMMHUB_VM_FB_LOCATION_BASE : amdgpu_vm.hh
• mmMMHUB_VM_FB_LOCATION_TOP : amdgpu_vm.hh
• mmMMHUB_VM_INVALIDATE_ENG17_ACK : amdgpu_vm.hh
• mmMMHUB_VM_INVALIDATE_ENG17_REQ : amdgpu_vm.hh
• mmMMHUB_VM_INVALIDATE_ENG17_SEM : amdgpu_vm.hh
• mmSDMA_GFX_DOORBELL : sdma_mmio.hh
• mmSDMA_GFX_DOORBELL_OFFSET : sdma_mmio.hh
• mmSDMA_GFX_RB_BASE : sdma_mmio.hh
• mmSDMA_GFX_RB_BASE_HI : sdma_mmio.hh
• mmSDMA_GFX_RB_CNTL : sdma_mmio.hh
• mmSDMA_GFX_RB_RPTR_ADDR_HI : sdma_mmio.hh
• mmSDMA_GFX_RB_RPTR_ADDR_LO : sdma_mmio.hh
• mmSDMA_GFX_RB_WPTR_POLL_ADDR_HI : sdma_mmio.hh
• mmSDMA_GFX_RB_WPTR_POLL_ADDR_LO : sdma_mmio.hh
• mmSDMA_PAGE_DOORBELL : sdma_mmio.hh
• mmSDMA_PAGE_DOORBELL_OFFSET : sdma_mmio.hh
• mmSDMA_PAGE_RB_BASE : sdma_mmio.hh
• mmSDMA_PAGE_RB_CNTL : sdma_mmio.hh
• mmSDMA_PAGE_RB_RPTR_ADDR_HI : sdma_mmio.hh
• mmSDMA_PAGE_RB_RPTR_ADDR_LO : sdma_mmio.hh
• mmSDMA_PAGE_RB_WPTR_POLL_ADDR_LO : sdma_mmio.hh
• mmVM_CONTEXT0_PAGE_TABLE_BASE_ADDR_HI32 : amdgpu_vm.hh
• mmVM_CONTEXT0_PAGE_TABLE_BASE_ADDR_LO32 : amdgpu_vm.hh
• mmVM_CONTEXT0_PAGE_TABLE_END_ADDR_HI32 : amdgpu_vm.hh
• mmVM_CONTEXT0_PAGE_TABLE_END_ADDR_LO32 : amdgpu_vm.hh
• mmVM_CONTEXT0_PAGE_TABLE_START_ADDR_HI32 : amdgpu_vm.hh
• mmVM_CONTEXT0_PAGE_TABLE_START_ADDR_LO32 : amdgpu_vm.hh
• mmVM_INVALIDATE_ENG17_ACK : amdgpu_vm.hh
• MOD_HELPER : sc_signed.cc, sc_unsigned.cc
• MOD_ON_HELPER : sc_signed.cc, sc_unsigned.cc
• MODE2MASK : tlb.cc
• MORE_PENDING : terminal.cc
• MSB_STATEMENT : scfx_ieee.hh, scfx_utils.hh
• MSCALE : global.h
• MSICAP_ID : pcireg.h
• MSICAP_MA : pcireg.h
• MSICAP_MC : pcireg.h
• MSICAP_MD : pcireg.h
• MSICAP_MMASK : pcireg.h
• MSICAP_MPEND : pcireg.h
• MSICAP_MUA : pcireg.h
• MSICAP_SIZE : pcireg.h
• MSIXCAP_ID : pcireg.h
• MSIXCAP_MPBA : pcireg.h
• MSIXCAP_MTAB : pcireg.h
• MSIXCAP_MXC : pcireg.h
• MSIXCAP_SIZE : pcireg.h
• MSIXVECS_PER_PBA : pcireg.h
• MSR_TSC : x86_cpu.cc
• MUL_HELPER : sc_signed.cc, sc_unsigned.cc
• MUL_ON_HELPER : sc_signed.cc, sc_unsigned.cc