gem5
v22.1.0.0
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Namespaces | |
gem5 | |
Reference material can be found at the JEDEC website: UFS standard http://www.jedec.org/standards-documents/results/jesd220 UFS HCI specification http://www.jedec.org/standards-documents/results/jesd223. | |
gem5::MipsISA | |
gem5::MipsISA::int_reg | |
Functions | |
constexpr RegClass | gem5::MipsISA::intRegClass (IntRegClass, IntRegClassName, int_reg::NumRegs, debug::IntRegs) |
Variables | |
const int | gem5::MipsISA::MaxShadowRegSets = 16 |
constexpr RegId | gem5::MipsISA::int_reg::Zero = intRegClass[_ZeroIdx] |
constexpr RegId | gem5::MipsISA::int_reg::At = intRegClass[_AtIdx] |
constexpr RegId | gem5::MipsISA::int_reg::V0 = intRegClass[_V0Idx] |
constexpr RegId | gem5::MipsISA::int_reg::V1 = intRegClass[_V1Idx] |
constexpr RegId | gem5::MipsISA::int_reg::A0 = intRegClass[_A0Idx] |
constexpr RegId | gem5::MipsISA::int_reg::A1 = intRegClass[_A1Idx] |
constexpr RegId | gem5::MipsISA::int_reg::A2 = intRegClass[_A2Idx] |
constexpr RegId | gem5::MipsISA::int_reg::A3 = intRegClass[_A3Idx] |
constexpr RegId | gem5::MipsISA::int_reg::T0 = intRegClass[_T0Idx] |
constexpr RegId | gem5::MipsISA::int_reg::T1 = intRegClass[_T1Idx] |
constexpr RegId | gem5::MipsISA::int_reg::T2 = intRegClass[_T2Idx] |
constexpr RegId | gem5::MipsISA::int_reg::T3 = intRegClass[_T3Idx] |
constexpr RegId | gem5::MipsISA::int_reg::T4 = intRegClass[_T4Idx] |
constexpr RegId | gem5::MipsISA::int_reg::T5 = intRegClass[_T5Idx] |
constexpr RegId | gem5::MipsISA::int_reg::T6 = intRegClass[_T6Idx] |
constexpr RegId | gem5::MipsISA::int_reg::T7 = intRegClass[_T7Idx] |
constexpr RegId | gem5::MipsISA::int_reg::T8 = intRegClass[_T8Idx] |
constexpr RegId | gem5::MipsISA::int_reg::T9 = intRegClass[_T9Idx] |
constexpr RegId | gem5::MipsISA::int_reg::S0 = intRegClass[_S0Idx] |
constexpr RegId | gem5::MipsISA::int_reg::S1 = intRegClass[_S1Idx] |
constexpr RegId | gem5::MipsISA::int_reg::S2 = intRegClass[_S2Idx] |
constexpr RegId | gem5::MipsISA::int_reg::S3 = intRegClass[_S3Idx] |
constexpr RegId | gem5::MipsISA::int_reg::S4 = intRegClass[_S4Idx] |
constexpr RegId | gem5::MipsISA::int_reg::S5 = intRegClass[_S5Idx] |
constexpr RegId | gem5::MipsISA::int_reg::S6 = intRegClass[_S6Idx] |
constexpr RegId | gem5::MipsISA::int_reg::S7 = intRegClass[_S7Idx] |
constexpr RegId | gem5::MipsISA::int_reg::K0 = intRegClass[_K0Idx] |
constexpr RegId | gem5::MipsISA::int_reg::K1 = intRegClass[_K1Idx] |
constexpr RegId | gem5::MipsISA::int_reg::Gp = intRegClass[_GpIdx] |
constexpr RegId | gem5::MipsISA::int_reg::Sp = intRegClass[_SpIdx] |
constexpr RegId | gem5::MipsISA::int_reg::Fp = intRegClass[_FpIdx] |
constexpr RegId | gem5::MipsISA::int_reg::Ra = intRegClass[_RaIdx] |
constexpr RegId | gem5::MipsISA::int_reg::DspLo0 = intRegClass[_DspLo0Idx] |
constexpr RegId | gem5::MipsISA::int_reg::DspHi0 = intRegClass[_DspHi0Idx] |
constexpr RegId | gem5::MipsISA::int_reg::DspAcx0 = intRegClass[_DspAcx0Idx] |
constexpr RegId | gem5::MipsISA::int_reg::DspLo1 = intRegClass[_DspLo1Idx] |
constexpr RegId | gem5::MipsISA::int_reg::DspHi1 = intRegClass[_DspHi1Idx] |
constexpr RegId | gem5::MipsISA::int_reg::DspAcx1 = intRegClass[_DspAcx1Idx] |
constexpr RegId | gem5::MipsISA::int_reg::DspLo2 = intRegClass[_DspLo2Idx] |
constexpr RegId | gem5::MipsISA::int_reg::DspHi2 = intRegClass[_DspHi2Idx] |
constexpr RegId | gem5::MipsISA::int_reg::DspAcx2 = intRegClass[_DspAcx2Idx] |
constexpr RegId | gem5::MipsISA::int_reg::DspLo3 = intRegClass[_DspLo3Idx] |
constexpr RegId | gem5::MipsISA::int_reg::DspHi3 = intRegClass[_DspHi3Idx] |
constexpr RegId | gem5::MipsISA::int_reg::DspAcx3 = intRegClass[_DspAcx3Idx] |
constexpr RegId | gem5::MipsISA::int_reg::DspControl = intRegClass[_DspControlIdx] |
constexpr auto & | gem5::MipsISA::int_reg::S8 = Fp |
constexpr auto & | gem5::MipsISA::int_reg::Lo = DspLo0 |
constexpr auto & | gem5::MipsISA::int_reg::Hi = DspHi0 |
constexpr auto & | gem5::MipsISA::int_reg::SyscallSuccess = A3 |