gem5 v24.1.0.1
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int.hh File Reference
#include "cpu/reg_class.hh"
#include "debug/IntRegs.hh"

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Namespaces

namespace  gem5
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namespace  gem5::MipsISA
 
namespace  gem5::MipsISA::int_reg
 

Enumerations

enum  : RegIndex {
  gem5::MipsISA::int_reg::_ZeroIdx = 0 , gem5::MipsISA::int_reg::_AtIdx = 1 , gem5::MipsISA::int_reg::_V0Idx = 2 , gem5::MipsISA::int_reg::_V1Idx = 3 ,
  gem5::MipsISA::int_reg::_A0Idx = 4 , gem5::MipsISA::int_reg::_A1Idx = 5 , gem5::MipsISA::int_reg::_A2Idx = 6 , gem5::MipsISA::int_reg::_A3Idx = 7 ,
  gem5::MipsISA::int_reg::_T0Idx = 8 , gem5::MipsISA::int_reg::_T1Idx = 9 , gem5::MipsISA::int_reg::_T2Idx = 10 , gem5::MipsISA::int_reg::_T3Idx = 11 ,
  gem5::MipsISA::int_reg::_T4Idx = 12 , gem5::MipsISA::int_reg::_T5Idx = 13 , gem5::MipsISA::int_reg::_T6Idx = 14 , gem5::MipsISA::int_reg::_T7Idx = 15 ,
  gem5::MipsISA::int_reg::_S0Idx = 16 , gem5::MipsISA::int_reg::_S1Idx = 17 , gem5::MipsISA::int_reg::_S2Idx = 18 , gem5::MipsISA::int_reg::_S3Idx = 19 ,
  gem5::MipsISA::int_reg::_S4Idx = 20 , gem5::MipsISA::int_reg::_S5Idx = 21 , gem5::MipsISA::int_reg::_S6Idx = 22 , gem5::MipsISA::int_reg::_S7Idx = 23 ,
  gem5::MipsISA::int_reg::_T8Idx = 24 , gem5::MipsISA::int_reg::_T9Idx = 25 , gem5::MipsISA::int_reg::_K0Idx = 26 , gem5::MipsISA::int_reg::_K1Idx = 27 ,
  gem5::MipsISA::int_reg::_GpIdx = 28 , gem5::MipsISA::int_reg::_SpIdx = 29 , gem5::MipsISA::int_reg::_S8Idx = 30 , gem5::MipsISA::int_reg::_FpIdx = _S8Idx ,
  gem5::MipsISA::int_reg::_RaIdx = 31 , gem5::MipsISA::int_reg::NumArchRegs , gem5::MipsISA::int_reg::_LoIdx = NumArchRegs , gem5::MipsISA::int_reg::_DspLo0Idx = _LoIdx ,
  gem5::MipsISA::int_reg::_HiIdx , gem5::MipsISA::int_reg::_DspHi0Idx = _HiIdx , gem5::MipsISA::int_reg::_DspAcx0Idx , gem5::MipsISA::int_reg::_DspLo1Idx ,
  gem5::MipsISA::int_reg::_DspHi1Idx , gem5::MipsISA::int_reg::_DspAcx1Idx , gem5::MipsISA::int_reg::_DspLo2Idx , gem5::MipsISA::int_reg::_DspHi2Idx ,
  gem5::MipsISA::int_reg::_DspAcx2Idx , gem5::MipsISA::int_reg::_DspLo3Idx , gem5::MipsISA::int_reg::_DspHi3Idx , gem5::MipsISA::int_reg::_DspAcx3Idx ,
  gem5::MipsISA::int_reg::_DspControlIdx , gem5::MipsISA::int_reg::NumRegs
}
 

Functions

constexpr RegClass gem5::MipsISA::intRegClass (IntRegClass, IntRegClassName, int_reg::NumRegs, debug::IntRegs)
 

Variables

const int gem5::MipsISA::MaxShadowRegSets = 16
 
constexpr RegId gem5::MipsISA::int_reg::Zero = intRegClass[_ZeroIdx]
 
constexpr RegId gem5::MipsISA::int_reg::At = intRegClass[_AtIdx]
 
constexpr RegId gem5::MipsISA::int_reg::V0 = intRegClass[_V0Idx]
 
constexpr RegId gem5::MipsISA::int_reg::V1 = intRegClass[_V1Idx]
 
constexpr RegId gem5::MipsISA::int_reg::A0 = intRegClass[_A0Idx]
 
constexpr RegId gem5::MipsISA::int_reg::A1 = intRegClass[_A1Idx]
 
constexpr RegId gem5::MipsISA::int_reg::A2 = intRegClass[_A2Idx]
 
constexpr RegId gem5::MipsISA::int_reg::A3 = intRegClass[_A3Idx]
 
constexpr RegId gem5::MipsISA::int_reg::T0 = intRegClass[_T0Idx]
 
constexpr RegId gem5::MipsISA::int_reg::T1 = intRegClass[_T1Idx]
 
constexpr RegId gem5::MipsISA::int_reg::T2 = intRegClass[_T2Idx]
 
constexpr RegId gem5::MipsISA::int_reg::T3 = intRegClass[_T3Idx]
 
constexpr RegId gem5::MipsISA::int_reg::T4 = intRegClass[_T4Idx]
 
constexpr RegId gem5::MipsISA::int_reg::T5 = intRegClass[_T5Idx]
 
constexpr RegId gem5::MipsISA::int_reg::T6 = intRegClass[_T6Idx]
 
constexpr RegId gem5::MipsISA::int_reg::T7 = intRegClass[_T7Idx]
 
constexpr RegId gem5::MipsISA::int_reg::T8 = intRegClass[_T8Idx]
 
constexpr RegId gem5::MipsISA::int_reg::T9 = intRegClass[_T9Idx]
 
constexpr RegId gem5::MipsISA::int_reg::S0 = intRegClass[_S0Idx]
 
constexpr RegId gem5::MipsISA::int_reg::S1 = intRegClass[_S1Idx]
 
constexpr RegId gem5::MipsISA::int_reg::S2 = intRegClass[_S2Idx]
 
constexpr RegId gem5::MipsISA::int_reg::S3 = intRegClass[_S3Idx]
 
constexpr RegId gem5::MipsISA::int_reg::S4 = intRegClass[_S4Idx]
 
constexpr RegId gem5::MipsISA::int_reg::S5 = intRegClass[_S5Idx]
 
constexpr RegId gem5::MipsISA::int_reg::S6 = intRegClass[_S6Idx]
 
constexpr RegId gem5::MipsISA::int_reg::S7 = intRegClass[_S7Idx]
 
constexpr RegId gem5::MipsISA::int_reg::K0 = intRegClass[_K0Idx]
 
constexpr RegId gem5::MipsISA::int_reg::K1 = intRegClass[_K1Idx]
 
constexpr RegId gem5::MipsISA::int_reg::Gp = intRegClass[_GpIdx]
 
constexpr RegId gem5::MipsISA::int_reg::Sp = intRegClass[_SpIdx]
 
constexpr RegId gem5::MipsISA::int_reg::Fp = intRegClass[_FpIdx]
 
constexpr RegId gem5::MipsISA::int_reg::Ra = intRegClass[_RaIdx]
 
constexpr RegId gem5::MipsISA::int_reg::DspLo0 = intRegClass[_DspLo0Idx]
 
constexpr RegId gem5::MipsISA::int_reg::DspHi0 = intRegClass[_DspHi0Idx]
 
constexpr RegId gem5::MipsISA::int_reg::DspAcx0 = intRegClass[_DspAcx0Idx]
 
constexpr RegId gem5::MipsISA::int_reg::DspLo1 = intRegClass[_DspLo1Idx]
 
constexpr RegId gem5::MipsISA::int_reg::DspHi1 = intRegClass[_DspHi1Idx]
 
constexpr RegId gem5::MipsISA::int_reg::DspAcx1 = intRegClass[_DspAcx1Idx]
 
constexpr RegId gem5::MipsISA::int_reg::DspLo2 = intRegClass[_DspLo2Idx]
 
constexpr RegId gem5::MipsISA::int_reg::DspHi2 = intRegClass[_DspHi2Idx]
 
constexpr RegId gem5::MipsISA::int_reg::DspAcx2 = intRegClass[_DspAcx2Idx]
 
constexpr RegId gem5::MipsISA::int_reg::DspLo3 = intRegClass[_DspLo3Idx]
 
constexpr RegId gem5::MipsISA::int_reg::DspHi3 = intRegClass[_DspHi3Idx]
 
constexpr RegId gem5::MipsISA::int_reg::DspAcx3 = intRegClass[_DspAcx3Idx]
 
constexpr RegId gem5::MipsISA::int_reg::DspControl = intRegClass[_DspControlIdx]
 
constexpr auto & gem5::MipsISA::int_reg::S8 = Fp
 
constexpr auto & gem5::MipsISA::int_reg::Lo = DspLo0
 
constexpr auto & gem5::MipsISA::int_reg::Hi = DspHi0
 
constexpr auto & gem5::MipsISA::int_reg::SyscallSuccess = A3
 
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