gem5  v21.2.0.0
Namespaces | Functions | Variables
pra_constants.hh File Reference
#include "arch/riscv/types.hh"
#include "base/bitunion.hh"

Go to the source code of this file.

Namespaces

 gem5
 Reference material can be found at the JEDEC website: UFS standard http://www.jedec.org/standards-documents/results/jesd220 UFS HCI specification http://www.jedec.org/standards-documents/results/jesd223.
 
 gem5::RiscvISA
 

Functions

 gem5::RiscvISA::BitUnion32 (IndexReg) Bitfield< 31 > p
 
 gem5::RiscvISA::EndBitUnion (IndexReg) BitUnion32(RandomReg) Bitfield< 30
 
 gem5::RiscvISA::EndBitUnion (RandomReg) BitUnion64(EntryLoReg) Bitfield< 63
 
 gem5::RiscvISA::EndBitUnion (EntryLoReg) BitUnion64(ContextReg) Bitfield< 63
 
 gem5::RiscvISA::EndBitUnion (ContextReg) BitUnion32(PageMaskReg) Bitfield< 28
 
 gem5::RiscvISA::EndBitUnion (PageMaskReg) BitUnion32(PageGrainReg) Bitfield< 31
 
 gem5::RiscvISA::EndBitUnion (PageGrainReg) BitUnion32(WiredReg) Bitfield< 30
 
 gem5::RiscvISA::EndBitUnion (WiredReg) BitUnion32(HWREnaReg) Bitfield< 31
 
 gem5::RiscvISA::EndBitUnion (HWREnaReg) BitUnion64(EntryHiReg) Bitfield< 63
 
 gem5::RiscvISA::EndBitUnion (EntryHiReg) BitUnion32(StatusReg) SubBitUnion(cu
 
 gem5::RiscvISA::EndSubBitUnion (cu) Bitfield< 27 > rp
 
 gem5::RiscvISA::SubBitUnion (im, 15, 8) Bitfield< 15 > im7
 
 gem5::RiscvISA::EndSubBitUnion (im) Bitfield< 7 > kx
 
 gem5::RiscvISA::EndBitUnion (StatusReg) BitUnion32(IntCtlReg) Bitfield< 31
 
 gem5::RiscvISA::EndBitUnion (IntCtlReg) BitUnion32(SRSCtlReg) Bitfield< 29
 
 gem5::RiscvISA::EndBitUnion (SRSCtlReg) BitUnion32(SRSMapReg) Bitfield< 31
 
 gem5::RiscvISA::EndBitUnion (SRSMapReg) BitUnion32(CauseReg) Bitfield< 31 > bd
 
 gem5::RiscvISA::SubBitUnion (ip, 15, 8) Bitfield< 15 > ip7
 
 gem5::RiscvISA::EndSubBitUnion (ip)
 
 gem5::RiscvISA::EndBitUnion (CauseReg) BitUnion32(PRIdReg) Bitfield< 31
 
 gem5::RiscvISA::EndBitUnion (PRIdReg) BitUnion32(EBaseReg) Bitfield< 29
 
 gem5::RiscvISA::EndBitUnion (EBaseReg) BitUnion32(ConfigReg) Bitfield< 31 > m
 
 gem5::RiscvISA::EndBitUnion (ConfigReg) BitUnion32(Config1Reg) Bitfield< 31 > m
 
 gem5::RiscvISA::EndBitUnion (Config1Reg) BitUnion32(Config2Reg) Bitfield< 31 > m
 
 gem5::RiscvISA::EndBitUnion (Config2Reg) BitUnion32(Config3Reg) Bitfield< 31 > m
 
 gem5::RiscvISA::EndBitUnion (Config3Reg) BitUnion64(WatchLoReg) Bitfield< 63
 
 gem5::RiscvISA::EndBitUnion (WatchLoReg) BitUnion32(WatchHiReg) Bitfield< 31 > m
 
 gem5::RiscvISA::EndBitUnion (WatchHiReg) BitUnion32(PerfCntCtlReg) Bitfield< 31 > m
 
 gem5::RiscvISA::EndBitUnion (PerfCntCtlReg) BitUnion32(CacheErrReg) Bitfield< 31 > er
 
 gem5::RiscvISA::EndBitUnion (CacheErrReg) BitUnion32(TagLoReg) Bitfield< 31
 

Variables

Bitfield< 30, 0 > gem5::RiscvISA::index
 
 gem5::RiscvISA::random
 
 gem5::RiscvISA::fill
 
Bitfield< 29, 6 > gem5::RiscvISA::pfn
 
Bitfield< 5, 3 > gem5::RiscvISA::c
 
 gem5::RiscvISA::pteBase
 
Bitfield< 22, 4 > gem5::RiscvISA::badVPN2
 
 gem5::RiscvISA::mask
 
Bitfield< 12, 11 > gem5::RiscvISA::maskx
 
 gem5::RiscvISA::aseUp
 
Bitfield< 29 > gem5::RiscvISA::elpa
 
Bitfield< 28 > gem5::RiscvISA::esp
 
Bitfield< 12, 8 > gem5::RiscvISA::aseDn
 
 gem5::RiscvISA::wired
 
 gem5::RiscvISA::impl
 
Bitfield< 39, 13 > gem5::RiscvISA::vpn2
 
Bitfield< 12, 11 > gem5::RiscvISA::vpn2x
 
Bitfield< 31 > gem5::RiscvISA::cu3
 
Bitfield< 30 > gem5::RiscvISA::cu2
 
Bitfield< 29 > gem5::RiscvISA::cu1
 
Bitfield< 28 > gem5::RiscvISA::cu0
 
Bitfield< 26 > gem5::RiscvISA::fr
 
Bitfield< 25 > gem5::RiscvISA::re
 
Bitfield< 24 > gem5::RiscvISA::mx
 
Bitfield< 23 > gem5::RiscvISA::px
 
Bitfield< 22 > gem5::RiscvISA::bev
 
Bitfield< 21 > gem5::RiscvISA::ts
 
Bitfield< 20 > gem5::RiscvISA::sr
 
Bitfield< 19 > gem5::RiscvISA::nmi
 
Bitfield< 15, 10 > gem5::RiscvISA::ipl
 
Bitfield< 14 > gem5::RiscvISA::im6
 
Bitfield< 13 > gem5::RiscvISA::im5
 
Bitfield< 12 > gem5::RiscvISA::im4
 
Bitfield< 11 > gem5::RiscvISA::im3
 
Bitfield< 10 > gem5::RiscvISA::im2
 
Bitfield< 9 > gem5::RiscvISA::im1
 
Bitfield< 8 > gem5::RiscvISA::im0
 
Bitfield< 6 > gem5::RiscvISA::sx
 
Bitfield< 5 > gem5::RiscvISA::ux
 
Bitfield< 4, 3 > gem5::RiscvISA::ksu
 
Bitfield< 4 > gem5::RiscvISA::um
 
Bitfield< 3 > gem5::RiscvISA::r0
 
Bitfield< 2 > gem5::RiscvISA::erl
 
Bitfield< 1 > gem5::RiscvISA::exl
 
Bitfield< 0 > gem5::RiscvISA::ie
 
 gem5::RiscvISA::ipti
 
Bitfield< 28, 26 > gem5::RiscvISA::ippci
 
Bitfield< 9, 5 > gem5::RiscvISA::vs
 
 gem5::RiscvISA::hss
 
Bitfield< 21, 18 > gem5::RiscvISA::eicss
 
Bitfield< 15, 12 > gem5::RiscvISA::ess
 
Bitfield< 9, 6 > gem5::RiscvISA::pss
 
Bitfield< 3, 0 > gem5::RiscvISA::css
 
 gem5::RiscvISA::ssv7
 
Bitfield< 27, 24 > gem5::RiscvISA::ssv6
 
Bitfield< 23, 20 > gem5::RiscvISA::ssv5
 
Bitfield< 19, 16 > gem5::RiscvISA::ssv4
 
Bitfield< 15, 12 > gem5::RiscvISA::ssv3
 
Bitfield< 11, 8 > gem5::RiscvISA::ssv2
 
Bitfield< 7, 4 > gem5::RiscvISA::ssv1
 
Bitfield< 3, 0 > gem5::RiscvISA::ssv0
 
Bitfield< 30 > gem5::RiscvISA::ti
 
Bitfield< 29, 28 > gem5::RiscvISA::ce
 
Bitfield< 27 > gem5::RiscvISA::dc
 
Bitfield< 26 > gem5::RiscvISA::pci
 
Bitfield< 23 > gem5::RiscvISA::iv
 
Bitfield< 22 > gem5::RiscvISA::wp
 
Bitfield< 15, 10 > gem5::RiscvISA::ripl
 
Bitfield< 14 > gem5::RiscvISA::ip6
 
Bitfield< 13 > gem5::RiscvISA::ip5
 
Bitfield< 12 > gem5::RiscvISA::ip4
 
Bitfield< 11 > gem5::RiscvISA::ip3
 
Bitfield< 10 > gem5::RiscvISA::ip2
 
Bitfield< 9 > gem5::RiscvISA::ip1
 
Bitfield< 8 > gem5::RiscvISA::ip0
 
Bitfield< 6, 2 > gem5::RiscvISA::excCode
 
 gem5::RiscvISA::coOp
 
Bitfield< 23, 16 > gem5::RiscvISA::coId
 
Bitfield< 15, 8 > gem5::RiscvISA::procId
 
Bitfield< 7, 0 > gem5::RiscvISA::rev
 
 gem5::RiscvISA::exceptionBase
 
Bitfield< 9, 9 > gem5::RiscvISA::cpuNum
 
Bitfield< 30, 28 > gem5::RiscvISA::k23
 
Bitfield< 27, 25 > gem5::RiscvISA::ku
 
Bitfield< 15 > gem5::RiscvISA::be
 
Bitfield< 14, 13 > gem5::RiscvISA::at
 
Bitfield< 12, 10 > gem5::RiscvISA::ar
 
Bitfield< 9, 7 > gem5::RiscvISA::mt
 
Bitfield< 3 > gem5::RiscvISA::vi
 
Bitfield< 2, 0 > gem5::RiscvISA::k0
 
Bitfield< 30, 25 > gem5::RiscvISA::mmuSize
 
Bitfield< 24, 22 > gem5::RiscvISA::is
 
Bitfield< 21, 19 > gem5::RiscvISA::il
 
Bitfield< 18, 16 > gem5::RiscvISA::ia
 
Bitfield< 15, 13 > gem5::RiscvISA::ds
 
Bitfield< 12, 10 > gem5::RiscvISA::dl
 
Bitfield< 9, 7 > gem5::RiscvISA::da
 
Bitfield< 6 > gem5::RiscvISA::c2
 
Bitfield< 5 > gem5::RiscvISA::md
 
Bitfield< 4 > gem5::RiscvISA::pc
 
Bitfield< 3 > gem5::RiscvISA::wr
 
Bitfield< 2 > gem5::RiscvISA::ca
 
Bitfield< 1 > gem5::RiscvISA::ep
 
Bitfield< 0 > gem5::RiscvISA::fp
 
Bitfield< 30, 28 > gem5::RiscvISA::tu
 
Bitfield< 23, 20 > gem5::RiscvISA::tl
 
Bitfield< 19, 16 > gem5::RiscvISA::ta
 
Bitfield< 15, 12 > gem5::RiscvISA::su
 
Bitfield< 11, 8 > gem5::RiscvISA::ss
 
Bitfield< 7, 4 > gem5::RiscvISA::sl
 
Bitfield< 3, 0 > gem5::RiscvISA::sa
 
Bitfield< 10 > gem5::RiscvISA::dspp
 
Bitfield< 7 > gem5::RiscvISA::lpa
 
Bitfield< 6 > gem5::RiscvISA::veic
 
Bitfield< 5 > gem5::RiscvISA::vint
 
Bitfield< 4 > gem5::RiscvISA::sp
 
Bitfield< 1 > gem5::RiscvISA::sm
 
 gem5::RiscvISA::vaddr
 
Bitfield< 2 > gem5::RiscvISA::i
 
Bitfield< 10, 5 > gem5::RiscvISA::event
 
Bitfield< 2 > gem5::RiscvISA::s
 
Bitfield< 1 > gem5::RiscvISA::k
 
Bitfield< 30 > gem5::RiscvISA::ec
 
Bitfield< 29 > gem5::RiscvISA::ed
 
Bitfield< 28 > gem5::RiscvISA::et
 
Bitfield< 27 > gem5::RiscvISA::es
 
Bitfield< 26 > gem5::RiscvISA::ee
 
Bitfield< 25 > gem5::RiscvISA::eb
 
 gem5::RiscvISA::pTagLo
 
Bitfield< 7, 6 > gem5::RiscvISA::pState
 
Bitfield< 5 > gem5::RiscvISA::l
 
Bitfield< 0 > gem5::RiscvISA::p
 

Generated on Tue Dec 21 2021 11:34:43 for gem5 by doxygen 1.8.17